Durante la reciente conferencia IEDM, TSMC, la central de semiconductores, esbozó sus ambiciosos planes para desarrollar paquetes de chips que contengan más de un billón de transistores para 2030. Este objetivo pionero forma parte de la hoja de ruta estratégica de TSMC, que pretende aprovechar el potencial de la tecnología de apilamiento 3D y los avances de los nodos N2 a N1.
La estrategia de la empresa incluye la evolución de los diseños monolíticos para soportar hasta 200.000 millones de transistores. Como parte de su agenda de futuro, TSMC prevé la introducción de procesos N2/N2P entre 2025 y 2027. De cara al futuro, TSMC espera avanzar hacia las tecnologías A10 (1 nm) y A14 (1,4 nm) a finales de la década.
Este movimiento es indicativo de un cambio más amplio de la industria hacia arquitecturas de chips modulares, una tendencia que también adoptan los competidores de TSMC, entre ellos AMD e Intel. Se espera que la progresión hacia diseños más sofisticados y modulares satisfaga la creciente demanda de informática de alto rendimiento y la cada vez mayor complejidad de las tareas computacionales.
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